Различные типы цифровых систем состоят из очень немногих типов базовых сетевых конфигураций, таких как логический элемент И, логический элемент И-НЕ, или вентиль и т. Д. Эти элементарные схемы используются снова и снова в различных топологических комбинациях. В дополнение к выполнению логики цифровые системы должны также хранить двоичные числа. Для этих ячеек памяти, также известных как РЕЗКИЙ ПОВОРОТ' s разработаны. Для выполнения некоторых функций, таких как двоичное сложение. Следовательно, для выполнения таких функций комбинации логические ворота и FLIP-FLOP разработаны на основе однокристальной ИС. Эти ИС образуют практические строительные блоки цифровых систем. Одним из таких строительных блоков, используемых для двоичного сложения, является сумматор с упреждающим переносом.
Что такое сумматор с упреждающим переносом?
Цифровой компьютер должен содержать схемы, которые могут выполнять арифметические операции, такие как сложение, вычитание, умножение и деление. Среди них сложение и вычитание являются основными операциями, тогда как умножение и деление - это повторное сложение и вычитание соответственно.
Для выполнения этих операций реализованы «Сумматорные схемы» с использованием основных логических вентилей. Схемы сумматора доработаны как полусумматор, полусумматор, сумматор с переносом пульсации и сумматор с упреждающим переносом.
Среди этих сумматоров с упреждающим просмотром есть более быстрый сумматор. Это уменьшает задержку распространения, которая возникает во время сложения, за счет использования более сложной аппаратной схемы. Он разработан путем преобразования схемы сумматора с переносом пульсаций таким образом, что логика переноса сумматора превращается в двухуровневую логику.
4-битный сумматор с упреждением
В параллельных сумматорах выходной сигнал переноса каждого полного сумматора задается как вход переноса в следующее состояние более высокого порядка. Следовательно, с помощью этих сумматоров невозможно производить выходы переноса и суммирования любого состояния, если для этого состояния не доступен вход переноса.
Таким образом, для того чтобы вычисление произошло, схема должна дождаться, пока бит переноса не распространится на все состояния. Это вызывает задержку распространения переноса в цепи.
4-битный Ripple-Carry-Adder
Рассмотрим приведенную выше схему 4-битного сумматора с переносом пульсации. Здесь сумма S3 может быть получена, если заданы входы A3 и B3. Но перенос C3 не может быть вычислен до тех пор, пока не будет применен бит переноса C2, тогда как C2 зависит от C1. Следовательно, чтобы получить окончательные стационарные результаты, перенос должен распространяться по всем состояниям. Это увеличивает задержку распространения переноса в цепи.
Задержка распространения сумматора рассчитывается как «задержка распространения каждого затвора, умноженная на количество каскадов в схеме». Для вычисления большого количества битов необходимо добавить больше этапов, что значительно увеличивает задержку. Следовательно, чтобы решить эту ситуацию, был введен сумматор с прогнозированием переноса.
Чтобы понять, как работает сумматор с упреждением, ниже описан 4-битный сумматор с упреждением.
4-битная логическая диаграмма с переносом вперед, сумматор
В этом сумматоре вход переноса на любом этапе сумматора не зависит от битов переноса, генерируемых на независимых этапах. Здесь выходной сигнал любого этапа зависит только от битов, добавленных на предыдущих этапах, и ввода переноса, предоставленного на начальном этапе. Следовательно, схеме на любом этапе не нужно ждать генерации бита переноса из предыдущего этапа, и бит переноса может быть оценен в любой момент времени.
Таблица истинности прогнозного сумматора
Для получения таблицы истинности этого сумматора введены два новых термина - переносить, генерировать и переносить, распространять. Перенос генерирует Gi = 1 всякий раз, когда генерируется перенос Ci + 1. Это зависит от входов Ai и Bi. Gi равно 1, когда и Ai, и Bi равны 1. Следовательно, Gi вычисляется как Gi = Ai. Би.
Распространение переноса Pi связано с распространением переноса от Ci к Ci + 1. Он рассчитывается как Pi = Ai ⊕ Bi. Таблица истинности этого сумматора может быть получена путем изменения таблицы истинности полного сумматора.
Используя термины Gi и Pi, суммы Si и перенос Ci + 1 приведены ниже:
- Si = Pi ⊕ Gi.
- Ci + 1 = Ci.Pi + Gi.
Следовательно, биты переноса C1, C2, C3 и C4 могут быть вычислены как
- C1 = C0.P0 + G0.
- C2 = C1.P1 + G1 = (C0.P0 + G0) .P1 + G1.
- C3 = C2.P2 + G2 = (C1.P1 + G1) .P2 + G2.
- C4 = C3.P3 + G3 = C0.P0.P1.P2.P3 + P3.P2.P1.G0 + P3.P2.G1 + G2.P3 + G3.
Из уравнений можно наблюдать, что перенос Ci + 1 зависит только от переноса C0, а не от промежуточных битов переноса.
Перенести-прогноз-сумматор-таблица истинности
Принципиальная электрическая схема
Вышеупомянутые уравнения реализованы с использованием двухуровневых комбинационных схем вместе с вентилями И, ИЛИ, где предполагается, что вентили имеют несколько входов.
Схема переноса-вывода-генерации-прогнозирования-сумматора
Схема сумматора с переносом вперед для 4-битных данных приведена ниже.
Схема 4-битного сумматора с переносом вперед
Схемы 8-битного и 16-битного сумматора с упреждающим переносом могут быть спроектированы путем каскадирования 4-битной схемы сумматора с логикой переноса.
Преимущества Carry Look-forward Adder
В этом сумматоре задержка распространения уменьшена. Выходной сигнал переноса на любом этапе зависит только от начального бита переноса начальной стадии. С помощью этого сумматора можно рассчитать промежуточные результаты. Этот сумматор - самый быстрый сумматор, используемый для вычислений.
Приложения
Высокоскоростные сумматоры с упреждающим переносом используются в виде интегральных схем. Следовательно, сумматор легко встроить в схемы. Комбинируя два или более сумматора, можно легко выполнить вычисления более высоких логических функций. Здесь увеличение числа вентилей также является умеренным при использовании для более высоких битов.
Для этого Adder существует компромисс между площадью и скоростью. При использовании для вычислений с более высокими битами он обеспечивает высокую скорость, но также увеличивается сложность схемы, что увеличивает площадь, занимаемую схемой. Этот сумматор обычно реализуется в виде 4-битных модулей, которые каскадно соединяются при использовании для более высоких вычислений. Этот сумматор дороже по сравнению с другими сумматорами.
Для булевых вычислений в компьютерах регулярно используются сумматоры. Чарльз Бэббидж реализовал механизм прогнозирования бита переноса в компьютерах, чтобы уменьшить задержку, вызванную сумматоры переноса пульсации . При проектировании системы скорость вычислений является наивысшим решающим фактором для дизайнера. В 1957 году Джеральд Б. Розенбергер запатентовал современный двоичный сумматор с упреждением. На основе анализа задержки затвора и моделирования проводятся эксперименты по модификации схемы этого сумматора, чтобы сделать ее еще быстрее. Какова задержка распространения для n-битного сумматора с упреждающим переносом, если задана задержка каждого логического элемента 20?
Кредит изображения
